Συντάχθηκε 01-07-2021 11:32
Τόπος: Η παρουσίαση θα γίνει με τηλεδιάσκεψη
Σύνδεσμος τηλεδιάσκεψης
Έναρξη: 05/07/2021 16:00
Λήξη: 05/07/2021 17:00
ΠΟΛΥΤΕΧΝΕΙΟ ΚΡΗΤΗΣ
Σχολή Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών
Πρόγραμμα Μεταπτυχιακών Σπουδών
ΠΑΡΟΥΣΙΑΣΗ ΜΕΤΑΠΤΥΧΙΑΚΗΣ ΕΡΓΑΣΙΑΣ
Αλεξία Παπαδοπούλου
θέμα
Σχεδίαση Ενισχυτών Διαγωγιμότητας Χαμηλής Kατανάλωσης για Υψηλά Επίπεδα Ιονίζουσας Ακτινοβολίας και Θέματα Υλοποίησης Εξειδικευμένου 65nm CMOS Τεχνολογίας Κιτ Σχεδίασης
Design of Micropower Operational Transconductance Amplifiers for High Total Ionizing Dose (TID) Effects and Aspects of Implementation of a Dedicated 65 nm CMOS TID-Process Design Kit
Εξεταστική Επιτροπή
Αναπληρωτής Καθηγητής Ματτίας Μπούχερ (επιβλέπων, Σχολή ΗΜΜΥ Πολυτεχνείου Κρήτης)
Καθηγητής Άγγελος Μπλέτσας (Σχολή ΗΜΜΥ Πολυτεχνείου Κρήτης)
Καθηγητής Σπυρίδων Βλάσσης (Τμήμα Φυσικής Πανεπιστημίου Πατρών)
Περίληψη
Μικροηλεκτρονικά συστήματα που χρησιμοποιούνται σε αεροδιαστημικές, στρατιωτικές, πυρηνικής φυσικής και εφαρμογές βιοϊατρικής πρέπει να έχουν την δυνατότητα να αντέξουν τις συνέπειες της υψηλής ιονίζουσας ακτινοβολίας. Η στροφή στη χρήση εμπορικά διαθέσιμων CMOS processes για τέτοιου είδους εφαρμογές οφείλεται στη συνεχή ζήτηση για συστήματα υψηλών επιδόσεων και τη διαθεσιμότητα εξελιγμένων CMOS τεχνολογιών. Στα πειράματα υψηλών ενεργειών, όπως το High-Luminosity Large Hadron Collider (HL-LHC) του CERN, όπου μέρη των συστημάτων του, όπως οι ανιχνευτές σωματιδίων, κατασκευάζονται με bulk CMOS τεχνολογίες, αναμένονται εξαιρετικά υψηλά επίπεδα Total Ionizing Dose (TID) (έως 1 Grad(SiO2)). Συνεπώς, μεγάλο ενδιαφέρον παρουσιάζει ο αντίκτυπος των υψηλών TID στην απόδοση των CMOS διατάξεων. Σε αυτή την εργασία παρουσιάζεται η ενσωμάτωση ενός εξειδικευμένου 65 nm CMOS TID-Process Design Kit που αναπτύχθηκε για το CERN για να καλύπτει πειράματα σε 100, 200 and 500 Mrad(SiO2) και θερμοκρασίες -30°C, 0°C and 25°C για standard-layout και Enclosed-Gate MOSTs. Ο σκοπός της εργασίας είναι να μελετηθεί η επίδραση των υψηλών TID στην χαμηλής ισχύος αναλογική CMOS σχεδίαση όπως επίσης και την αποτελεσματικότητα των τεχνικών βασισμένων στα επίπεδα αναστροφής για radiation hardened σχεδίαση. Για το σκοπό αυτό, σχεδιάστηκαν δύο ενισχυτές διαγωγιμότητας (OTAs) και επιλέχθηκαν συγκεκριμένα κριτήρια, όπως gain bandwidth (GBW), phase margin (PM), slew rate (SR) και power dissipation (PD)) για την αξιολόγηση της απόδοσης τους.
Abstract
Microelectronic system components intended for space, aeronautic, military, nuclear physics and biomedical applications should exhibit radiation hardness, the ability to withstand damages caused by high levels of ionizing radiation. The increasing demand for higher system performance and the availability of advanced CMOS technologies are responsible for the shift towards the use of commercial foundry CMOS processes for such applications. In high energy physics (HEP) experiments, such as the High-Luminosity Large Hadron Collider (HL-LHC) at CERN, ultra high Total Ionizing Dose (TID) levels up to 1 Grad(SiO2) are expected, where many components such as particle detectors are designed in bulk silicon CMOS. However, a key concern is the impact of TID on CMOS device performance. In this work, the system integration of a dedicated 65 nm CMOS TID-Process Design Kit developed for CERN is presented, accounting for effects of 100, 200 and 500 Mrad(SiO2), established for TID experiments carried out at three temperatures (-30°C, 0°C and 25°C) for standard-layout MOSTs and Enclosed-Gate MOSTs. The scope of this work is to provide insight in the way high TID phenomena affect low power analog CMOS design, as well as to show the effectiveness of inversion-level based techniques for radiation hardened design. In that direction, two operational transconductance amplifiers (OTAs) are designed and selected criteria are used for bench-marking their performance, such as gain bandwidth (GBW), phase margin (PM), slew rate (SR) and power dissipation (PD).
Meeting ID: 971 4238 7465
Password: 686080
