Συντάχθηκε 23-09-2020 08:31
Τόπος: Η παρουσίαση θα γίνει με τηλεδιάσκεψη
Σύνδεσμος τηλεδιάσκεψης
Έναρξη: 25/09/2020 10:30
Λήξη: 25/09/2020 11:30
ΠΟΛΥΤΕΧΝΕΙΟ ΚΡΗΤΗΣ
Σχολή Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών
Πρόγραμμα Προπτυχιακών Σπουδών
ΠΑΡΟΥΣΙΑΣΗ ΔΙΠΛΩΜΑΤΙΚΗΣ ΕΡΓΑΣΙΑΣ
ΙΩΑΝΝΗΣ ΜΟΡΙΑΝΟΣ
θέμα
Απεικόνιση Επιταχυντών Συστημάτων Υψηλής Απόδοσης στην Πλατφόρμα HARP2 χρησιμοποιώντας την Αρχιτεκτονική Αποζευγμένης Επεξεργασίας και Πρόσβασης Δεδομένων DAER
Mapping HPC Accelerators on HARP2 Platform using the DAER Decoupled Access-Execute Framework
Εξεταστική Επιτροπή
Καθηγητής Απόστολος Δόλλας (επιβλέπων)
Αναπληρωτής Καθηγητής Ευτύχιος Κουτρούλης
Καθηγητής Διονύσιος Πνευματικάτος (Σχολή ΗΜΜΥ, ΕΜΠ)
Περίληψη
Τα τελευταία χρόνια, η ανάγκη επεξεργασίας μεγάλου όγκου δεδομένων σε σύντομο χρονικό διάστημα και η ανάγκη περιορισμού της κατανάλωσης ενέργειας, έχουν υποκινήσει τη βιομηχανία του κλάδου των υπολογιστών να δημιουργήσει πλατφόρμες επιταχυντών υψηλής απόδοσης (HPC). Τα υβριδικά συστήματα CPU-FPGA είναι από τις πιο ελπιδοφόρες πλατφόρμες υψηλής απόδοσης, επειδή οι FPGA παρέχουν δυνατότητα αναδιάταξης για την επιτάχυνση διαφορετικών εφαρμογών, ταχύτερη επεξεργασία και πιο αποδοτική και ταχύτερη μεταφορά δεδομένων. Σε αυτές τις πλατφόρμες, η CPU και η FPGA συνδέονται στενά μεταξύ τους και μοιράζονται την ίδια μνήμη DRAM επιτυγχάνοντας καλύτερη επικοινωνία. Η πλατφόρμα που χρησιμοποιείται σε αυτήν την εργασία είναι η Intel © Xeon © Scalable Platform με ενσωματωμένη FPGA (HARP2 Platform).
Η αρχιτεκτονική αποζευγμένης επεξεργασίας και πρόσβασης δεδομένων είναι ένας νέος, αποτελεσματικός τρόπος απεικόνισης αλγόριθμων σε αναδιατασσόμενες πλατφόρμες (DAER). Αυτή η αρχιτεκτονική χωρίζει τις εργασίες της εφαρμογής σε δύο μέρη, την επεξεργασία δεδομένων (μονάδα επεξεργασίας) και την ανάκτηση δεδομένων (μονάδα ανάκτησης). Αυτός ο διαχωρισμός ελαχιστοποιεί την εξάρτηση της πρόσβασης στη μνήμη με την επεξεργασία των δεδομένων, επιτυγχάνοντας υψηλή απόδοση αξιοποιώντας τον παραλληλισμό.
Αυτή η εργασία, έχει ως στόχο την απεικόνιση του αλγόριθμου Jacobi στη πλατφόρμα HARP με την χρήση της αρχιτεκτονικής DAER για την λύση εξισώσεων Laplace. Η μέθοδος Jacobi ανήκει στους αλγόριθμους δομημένων πλεγμάτων που περιλαμβάνονται στη λίστα των 13 νάνων, οι οποίοι αντιπροσωπεύουν ενεργές περιοχές στον παράλληλο προγραμματισμό. Σε αυτή την εργασία, έχουν χαρτογραφηθεί δύο αρχιτεκτονικές που προσπαθούν να εκμεταλλευτούν τα πλεονεκτήματα της αρχιτεκτονικής DAER. Τα πειράματα διεξήχθησαν στο Academic Compute Environment (ACE) που βρίσκεται στο vLabs της Intel. Τα αποτελέσματα αυτών των πειραμάτων δείχνουν ότι η χρήση της αρχιτεκτονικής DAER στη υβριδική πλατφόρμα CPU-FPGA επιτυγχάνει μέχρι και 2x επιτάχυνση της απόδοσης σε σύγκριση με την λύση που βασίζεται μόνο στην CPU.
Abstract
In the latest years, the need to process large volumes of data in a short period and the need to limit the power consumption, have shifted the computing industry vendors to build High-Performance Computing (HPC) acceleration platforms. The hybrid CPU-FPGA (Field-Programmable Gate Arrays) system is one of the most promising HPC platforms because FPGAs provide reconfigurability to accelerate different applications, faster processing, and more power-efficient and lower latency service. In these platforms, the CPU and the FPGA are tightly coupled with each other and share the same DRAM for better communication. The platform used in this work is the Intel© Xeon© Scalable Platform with Integrated FPGA (HARP2 Platform).
The Decoupled Access/Execute framework is a new way of mapping algorithms efficiently on Reconfigurable platforms (DAER). This framework splits the application tasks into two parts, the data processing (Process Unit) and the data fetching (Fetch Unit). This division completely decouples access to memory by processing data, to achieve high performance by exploiting parallelism.
This Diploma Thesis aims to implement the Jacobi algorithm with the DAER framework in the HARP platform for the solution of Laplace equations. The Jacobi method belongs to the Structured Grid algorithms that fall into the list of thirteen (13) Dwarfs that represent active areas in parallel computing. In this work, two architectures have been mapped to try to exploit the advantages of the DAER framework. The experiments were conducted in the Academic Compute Environment (ACE) that is located on the vLabs of Intel. The results of those experiments show that using the DAER framework in the Hybrid CPU-FPGA platform achieves up to 2x speed-up compared to the CPU-based solution.
Meeting ID: 985 2729 1732
Password: 202647
